3D 堆叠 CMOS：开启成像技术创新新纪元

通讯作者：Rafael Romay-Juárez

过去 12 个月里，CMOS 制造技术经历了重大变革。即便在 20 年前、甚至 10 年前，连资深开发者都认为本质上仍处于实验阶段的制造工艺，如今已具备条件支撑一系列全新商业应用。除了行业创新者借助 CMOS 制造工艺进步已落地的应用外，这些突破性进展正不断涌现。

在当前众多研发中的制造工艺中，3D 堆叠技术正促使系统开发者、制造商和终端用户重新审视 CMOS 图像传感器技术的潜力边界。芯片上相机、芯片上光网络，甚至芯片上神经网络，如今已成为行业热议话题 —— 讨论的核心终于从 “这类技术能否进入商业市场” 转变为 “何时进入”。

随着这些应用前景即将成为现实，3D 堆叠 CMOS 作为一项赋能技术，正为各类系统赋予独特优势。通常，搭载堆叠式 CMOS 的系统能同时具备多重优势，包括系统小型化、低功耗下的更高响应度与更快成像速度、更高效的高动态范围（HDR）技术，以及运动伪影的减少。尤其对于人工智能（AI）应用和嵌入式系统而言，混合工艺的可行性更增添了重大价值。

此外，与许多新兴技术不同，3D 堆叠传感器所催生的新解决方案，其成本效益将优于即将被其取代的现有方案。

图：一波差异化应用的兴起，对单个功能特性及整体系统性能提出了更高要求，这一点在成像器领域尤为突出。这类应用涵盖人工智能（AI）与工业视觉等多个领域，正推动市场对 3D 堆叠 CMOS 架构的需求增长。

图｜来源：Teledyne Imaging

行业市场已注意到这一思路转变。Yole 集团去年夏天预测，经历 2023 年的艰难期后，CMOS 图像传感器市场将回归稳健增长，到 2028 年规模将达到 290 亿美元。这一增长的核心驱动力将是更多小众化、差异化的应用 —— 对单个功能特性及整体性能的优化，将为这些应用创造竞争优势与实际价值。

该预测还提及，众多行业都对成像技术有不同程度的需求。人工智能（AI）、3D 手势与面部识别、服务型无人机与机器人以及太空导航等领域，均已具备成熟的成像需求。先进科学应用领域同样有望借助成像技术实现增长，包括光谱学、生物医学成像、超分辨显微镜、近红外断层扫描、鬼成像以及量子通信与加密等方向。

对于成像领域而言，3D 堆叠 CMOS 技术有望塑造产品线的未来格局。目前，Teledyne Imaging 公司正在研发的 CMOS 图像传感器几乎均采用 3D 堆叠架构。短期内，这项技术似乎将成为传感器行业的事实标准，助力推动行业进入新的增长阶段。

CMOS 技术迎来颠覆性变革

多年来，CMOS 图像传感器一直采用前照式设计。用于控制像素阵列的逻辑元件及其布线环绕在像素的感光区域周围，使感光区域处于 “金属通道” 底部，从而缩小了其视场并降低了灵敏度。尽管与传统 CCD 传感器相比，这一设计存在明显的性能劣势，但 CMOS 在速度、成本、功耗以及传感器芯片集成功能的灵活性等诸多方面具有优势，简化了相机设计流程。因此，CMOS 在众多应用场景中逐步取代了 CCD。

图：背照式（BSI）传感器设计搭建了传统 / 基础 CMOS 与早期堆叠式 CMOS 之间的桥梁。这种堆叠设计为工业、生物医学及其他领域的应用带来了额外优势。

图｜相关论文（来源：Teledyne Imaging）

尽管 3D 堆叠 CMOS 技术是一项相对较新的进步，但其当前的技术路线图起源于背照式（BSI）传感器设计的问世。背照式技术的发展让设计人员得以将像素阵列的控制线和电源线直接置于感光层后方。这一调整自然带来了灵敏度的提升，从而为 3D 堆叠技术的出现奠定了基础。

除了更高的灵敏度外，在感光层下方集成新功能还带来了一系列优势。这些优势包括更快的控制与读出速度、更小的占位面积以及更低的功耗 —— 因为这些功能的制造工艺过去一直、且至今仍比像素阵列更先进。

背照式传感器设计的兴起，也让行业更加关注 CMOS 传感器架构的其他方面。设计人员开始重视器件的整体形态以及组件的紧凑性。例如，对于传统的单平面 CMOS 传感器而言，在某些应用场景中，像素阵列并非芯片上的主要占用区域，比如那些需要每秒捕获数百帧或更多全分辨率图像的应用，以及 / 或需要大量片上图像后处理的应用。这类应用中，围绕像素阵列的额外逻辑电路以及其他辅助像素阵列满足应用需求的组件，其占用面积可能与像素阵列本身相当。而在 3D 堆叠设计中，将这些电路移至堆叠层下方后，芯片尺寸通常仅由像素阵列决定。

因此，3D 堆叠技术最直接的优势在于成本节约，尤其是在大批量生产时 —— 设计人员能够在一片晶圆上容纳更多芯片。这使得 3D 堆叠器件的相关成本通常与同等规格的单平面器件相当或更低，同时还具备更先进的性能。

尺寸与形态优化

对 Teledyne 而言，机遇在于工业、科学及生物医学领域的传感器设计。例如，一款原始 2D 传感器的芯片尺寸达 16.7×16.7 毫米，像素阵列仅占芯片面积的 29%，采用堆叠式设计后，传感器规格保持不变，但芯片尺寸缩小至 16.7×7.5 毫米，像素占比提升至 70%。更小的芯片尺寸意味着单晶圆可容纳更多芯片，最终使整体生产成本降低 30% 至 40%。

另一案例是为科学医疗应用设计的高分辨率、超高帧率传感器。这款为客户定制的 BSI 传感器采用更厚的外延层以捕获更多红外光子，并集成状态监测接口，数据输出速率达 5 Gbps。与传统 2D 传感器相比，堆叠式设计使该传感器体积缩减一半，功耗仅为前者的 1/2 至 1/4。

这种表面积更小的堆叠式传感器还催生了更多新可能。一方面，相机小型化达到新高度。例如，为内窥镜设计的 3D 堆叠传感器，能以仅 40 毫瓦的功耗，实现高灵敏度与小尺寸的结合，适配帧率超 100 帧 / 秒的高分辨率像素阵列 —— 而传统同类产品通常帧率仅 30 帧 / 秒、功耗达 1 瓦。除医疗领域外，这类参数达标的内窥镜还应用于需无损检测或现场检测、且需进入难以触及空间的工业场景。

另一方面，多个传感器如今可近乎无缝拼接，为科学或 X 射线应用打造更大规模的传感器阵列。非矩形传感器也成为可能：六边形或八边形传感器对外窥镜等设备极具吸引力，这类设备需最大限度利用表面积。此外，利用这些非传统形状的传感器拼接成大型曲面感光面，可能会改变增强现实（AR）和虚拟现实（VR）应用的成像形态。

成像性能的突破机遇

在设计阶段于像素层下方增加更复杂的电路，为提升传感器性能提供了多种可能。像素可配备多个存储节点，这能让传感器速度更快、灵敏度更高且噪声更低。这些存储节点还可比像素内存储更小，从而实现更小尺寸的像素设计。这进而有望催生新的高动态范围（HDR）技术 —— 快速捕获多个采样信号并进行融合，或减少 3D 飞行时间（ToF）成像中与运动相关的伪影。

通过在像素层下方集成更多电路，还能提高芯片的并行处理能力。针对高动态范围（HDR）、高信噪比等成像需求，用户可将每个像素的输出有效分配到多个抽头，并进行并行处理。多抽头读出设计能缓解像素层下方列级模数转换器带来的数据瓶颈，这是背照式（BSI）芯片设计面临的一大挑战。多采样读出设计可降低噪声，而仅通过增加冗余电路就能提升芯片的整体抗干扰能力。这种特性在恶劣和 / 或极端环境应用中至关重要 —— 这类场景下的设备难以触及或更换，从穿越太阳系的卫星任务到全球范围内的成像安全作业均是如此。在超快响应像素中采用多个信号抽头，能够设计出基于 CMOS 的高时间分辨率成像系统，适用于自动驾驶、机器人导航、监控安防以及交互式人机界面等各类实时飞行时间（ToF）应用。

图：在像素层下方集成更多电路，为终端用户提供了多种提升传感器性能的途径（见图上半部分）。在这种设计下，提升芯片的并行处理能力也成为可能。

像素层下方可通过多种方式增加额外的电路层（见图下半部分）。这些用于存储或逻辑运算的节点，还可比像素内存储更小，从而实现像素本身的小型化设计，并为新的高动态范围（HDR）技术的研发创造了可能。

图｜相关论文（来源：Teledyne Imaging）

芯片上的集成奇迹

如前所述，传统 CMOS 设计的一大挑战是无法在 CMOS 成像器的同一工艺节点上搭建额外逻辑或功能。堆叠式传感器绕开了这一原本不可或缺的限制，允许设计人员添加采用更先进工艺节点制造的电路层，最终能在堆叠结构中集成 CMOS 成像工艺节点难以实现甚至无法实现的功能。3D 堆叠 CMOS 支持的部分功能包括：逻辑层中更多的金属层（最多可达 8 层，而图像传感器通常仅允许 4 层）、静态存储器、双扩散金属氧化物半导体或金属 - 绝缘体 - 金属电容器（可提升传感器整体性能）、像素驱动、原始数据处理以及信息输出。

3D 堆叠 CMOS 架构所支撑的这些功能，正推动制造商将设计理念推向新的深度。例如，“智能” 传感器设计是备受期待的堆叠式 CMOS 迭代方向，因为这类传感器可量身定制，满足特定且往往是小众化的应用需求。

人工智能（AI）预处理是一个备受关注的领域。尽管数据吞吐量通常是处理成像信息的神经网络面临的棘手瓶颈 —— 预处理器需要先进、高性能的 CMOS 工艺节点，但毫无疑问其运行优势十分显著。3D 堆叠传感器能为用户提供专用逻辑层，该逻辑层采用应用所需的 CMOS 工艺节点制造，关键是这一工艺节点可与生产像素阵列的 CMOS 图像传感器工艺不同。

图：搭载 3D 堆叠传感器的 CMOS 高时间分辨率成像系统，可支持自动驾驶、机器人导航及监控安防等实时飞行时间（ToF）应用。

图｜相关论文（来源：Teledyne Imaging）

如今，设计人员和工程师普遍采用的系统中，堆叠内预处理器能将每秒必须传输的原始高分辨率帧数据量从兆字节级压缩至仅几字节。一款兼具超高帧率、单帧高动态范围（HDR）功能以及适配 AI 算法的数字预处理功能的高紧凑型传感器，已不再是遥不可及的愿景。

这种多工艺堆叠架构在光计算和数据通信领域也极具应用价值。电互连技术难以满足小尺寸、高性能芯片对带宽和功耗效率的要求。光子组件在解决这一挑战方面潜力巨大，不过要实现工艺层面优化的完全专用光子层，本身也面临不少挑战。例如，调整信号速率、并行处理级别以及跨域流量控制，都需要在两种技术之间搭建智能 “桥接” 机制。

目前，已有众多重要的连接功能可集成到传感器堆叠结构中，使专用系统实现近乎完整的即插即用兼容性。例如，一款能原生对接 MIPI 标准协议和接口的传感器，有助于降低高级驾驶辅助系统（ADAS）的成本和应用门槛。将网络控制器和处理器集成到芯片上，还能助力打造超紧凑型系统。

堆叠技术时代下的商业优势

新技术同时实现成本节约、性能提升和全新功能突破，这种情况极为罕见。堆叠式 CMOS 技术正是以此为序 —— 先实现成本优化，再拓展全新性能边界，最终迈向性能更卓越的系统，打造更显著且持久的差异化优势 —— 为客户带来价值。

事实上，堆叠式传感器的密度、结构与集成度，使其逆向工程难度大幅增加。相比之下，单层芯片的所有设计一目了然，逆向难度低得多。

展望未来，我们正着手将原本仅存在于科研领域的方法与特性，应用于解决客户的日常难题。这是一个令人振奋的时代，而我们才刚刚启程。

资讯来源：https://www.photonics.com/Articles/3D-Stacked-CMOS-Sparking-Imagings-Innovation-Era/p4/a70781