传统微缩难以为继，下一代DRAM技术延迟成定局

全球DRAM行业正面临结构性拐点，传统的制程微缩方法难以满足人工智能工作负载所需的性能提升。随着4F²（4F平方）和3D DRAM等下一代架构面临日益复杂的挑战和潜在延迟，制造商被迫重新评估短期路线图，并更加依赖渐进式改进和材料层面的优化。

下一代内存技术发展"向右偏移"

数十年来，内存制造商一直遵循着可预测的发展轨迹，即不断缩小单元尺寸以提高密度并降低成本。如今，这条道路正变得越来越难以为继。Scott Bibaud在接受DIGITIMES Asia采访时表示，DRAM架构中一些最重大的转型很可能会"向右偏移"，反映出开发时间线的延迟。

从当前的6F²结构向4F²，并最终向3D DRAM的转变，需要全新的晶体管设计，包括垂直沟道晶体管，因为传统的平面微缩已触及物理极限。这些架构不仅制造起来更加复杂，而且在供应商正面临为AI应用提高高带宽内存（HBM）产量的压力之际，还需要显著更高的资本投入。因此，行业正面临短期产量需求与长期技术转型之间日益加剧的矛盾。

可变性成为关键制约因素

随着DRAM单元持续微缩，晶体管层面的可变性正成为一个关键瓶颈。特别是用于读取内存单元数据的灵敏放大器，对晶圆上的差异越来越敏感。更高的可变性迫使制造商维持比理想值更大的单元尺寸以保障良率和可靠性，这限制了进一步的微缩收益。解决这一挑战已成为在不引入全新架构的情况下提高密度的最直接途径之一。

材料层面的方法，包括先进的掺杂工程技​​术，正被探索用于更好地控制晶体管行为并减少在更小尺寸下的可变性。Atomera公司开发的Mears硅技术（MST）等材料创新就被定位为这样一种方法。该技术旨在通过控制掺杂分布并减少灵敏放大器等关键组件的失配，来提升晶体管性能。据Atomera称，与不进行全面节点迁移相比，这类技术能够实现与工艺节点迁移相当的性能、能效和芯片尺寸方面的改进。然而，这些优势在量产中的实际效果仍有待验证。

掺杂控制成为下一代节点的关键

管理掺杂行为的挑战也正从存储器领域扩展到逻辑芯片技术领域。随着行业向全环绕栅极（GAA）架构过渡，源极、漏极和沟道区域之间的紧密距离带来了新的风险。高掺杂浓度，尤其是磷，可能会扩散到非目标区域，从而降低器件性能。因此，控制掺杂扩散正成为逻辑和存储微缩领域的关键需求，而非可选的增强项。

商业化仍存差距

尽管存在明确的技术需求，但创新与量产之间仍存在显著差距。Bibaud表示，Atomera正与多家大型芯片制造商合作，但尚未有客户进入量产阶段。这种情况突显了新材料，尤其是在高容量内存制造领域，所需的漫长认证周期。对于领先的内存供应商而言，即使微缩挑战日益严峻，将未经验证的技术引入生产线的风险仍然很高。因此，新方法的采用时间表可能会延长至数年。

DRAM行业现在面临着一个日益扩大的脱节：一方面是AI驱动的需求快速增长，另一方面是制造业创新步伐相对缓慢。虽然4F²和3D DRAM等新兴架构有望实现长期微缩，但其复杂性和成本可能会推迟其应用。在此期间，渐进式改进，包括材料工程和器件级优化，可能在维持供应增长方面发挥更大作用。

行业正越来越多地依赖一种分层式的进步方式，将渐进式材料创新与选择性的架构变革相结合，而非依赖单一突破。这反映了在AI时代，制造商在平衡性能、成本和风险的过程中，实现微缩的方式发生了结构性转变。

原文：DRAM scaling hits limits as next-generation memory faces delays