三星展示下一代DRAM新技术

该原型产品采用垂直晶体管和晶圆键合技术，将存储器尺寸推向极限

图片：三星电子

韩国电子产业媒体THE ELEC报道，三星电子公布了下一代DRAM设计的细节，该设计融合了多项新技术，旨在克服传统内存扩展的局限性。

该原型产品于 2 月 15 日至 19 日在旧金山举行的国际固态电路会议 (ISSCC 2026) 上推出。该公司展示了一种 4F² 或“4F 方形”DRAM 架构，该架构将垂直沟道晶体管 (VCT) 与晶圆间混合铜键合技术相结合，展示了未来存储芯片的一种可能的结构路径。

三星表示计划将VCT技术应用于4F² DRAM架构。与晶体管沟道水平排列的传统设计不同，这种新架构采用垂直沟道设计。这使得工程师能够在不增加芯片尺寸的情况下，增加沟道长度（即沟道高度）。这种方法有助于缓解短沟道效应，短沟道效应是指晶体管尺寸缩小导致栅极失去对沟道的控制，从而产生漏电流的现象。栅极起到控制电流流动的开关作用，并环绕在沟道周围。

DRAM由数十亿个存储单元组成，这些单元排列成矩形阵列，阵列中包含晶体管和电容器。数据以电荷的形式存储在电容器中，代表二进制值0和1。晶体管控制流经源极、栅极和漏极三个元件的电流，而存储电荷的电容器位于漏极上方。连接到栅极的字线控制晶体管的开关，而连接到源极的位线则处理数据的读写操作。

4F² 设计将存储单元电容器与位线分离，从而降低了被称为寄生电容的电干扰。电容器存储电荷，而位线则负责传输电荷。三星表示，通过增加这两个组件之间的距离，可以防止读取裕量（即可靠地判断存储单元是否存储数据的能力）的降低。

在传统的水平结构中，电容器和位线位置很近，因此更容易受到寄生电容的影响。

三星表示，与目前的 6F² 结构相比，新架构可将 DRAM 单元尺寸缩小约 30%。在半导体制造中，“F”指的是特定工艺下可实现的最小电路线宽，而 F² 值则代表由此产生的单元面积。6F² 设计通常形成一个 3F×2F 的矩形单元，而 4F² 结构则形成一个 2F×2F 的正方形单元。更小的单元尺寸可使每片晶圆的芯片产量提高约 20%。

然而，VCT 结构比平面设计制造起来更加复杂。工程师必须将硅蚀刻成高而窄的垂直柱状结构，并使其具有高纵横比，然后精确地将栅极结构对准这些柱状结构。在单个晶圆上实现这种结构可能会使周围的电路（包括解码器和传感放大器）在制造过程中受到热损伤。

为了应对这一挑战，三星设计了所谓的“单元覆盖外围”（COP）和“外围覆盖单元”（PUC）架构。在这种架构中，外围电路和单元阵列分别在不同的晶圆上制造，然后垂直堆叠。通过在优化条件下制造每个组件，该公司旨在降低工艺难度并提高良率。

为了将两片晶圆键合在一起，三星采用了晶圆间混合铜键合技术。该方法通过铜和介电材料直接连接晶圆，从而实现上下电路之间高密度、高效率的互连。与传统的微凸点键合相比，这种方法能够实现更高的连接密度。

三星表示，已将DRAM晶圆键合所需的互连数量从2880万个减少到约1000万个。键合间距（即连接之间的距离）约为300纳米，比NAND闪存中使用的约700纳米间距和高带宽存储器中使用的几微米间距要精细得多。

该公司对其“10纳米级4F² 16Gb DRAM原型”在零下25摄氏度至95摄氏度的温度范围内进行了写入特性评估。随着温度升高，写入失败的比特数有所增加，但三星表示这些缺陷仍在可修复的范围内。此外，总写入失败比特数与整体数据保持时间的比例也与传统平面DRAM相似，表明该芯片已达到基本的可靠性要求。

该设计尚未完成量产的全面验证。三星已通过将COP结构应用于电池阵列验证了该概念的可行性，但仍存在一些技术挑战。连接电池晶圆和外围晶圆可能会使信号路径复杂化，并在两层之间引入电压干扰。

这些问题可能会导致电阻和信号延迟（称为 RC 延迟），这可能会降低 D-RAM 的读写速度。

4F² DRAM架构未来的性能很可能取决于这些挑战能否得到有效应对。三星表示，其目标是到2030年将DDR DRAM的数据传输速度从目前的约7 Gbps提升至每引脚10 Gbps。该公司还计划将每比特的能耗从约3皮焦耳降低至2皮焦耳。

来源：韩国电子产业媒体THE ELEC。