在先进芯片制造中，每个原子都至关重要

——原子层沉积和混合介电材料如何重新定义人工智能时代半导体的可靠性和可扩展性。

人工智能工作负载正推动半导体设计走向一个全新的阶段，传统的尺寸缩放策略已难以为继。过去通过缩小晶体管尺寸实现的性能提升，如今越来越依赖于器件的堆叠、互连和隔离方式。晶体管尺寸缩放仍然重要，但先进的器件架构已无法满足数千瓦级人工智能系统对功率密度和带宽的需求。

其结果是，人们对材料的依赖性日益加深，这些材料必须在日益极端的条件下保持电学、机械和化学稳定性。薄膜介电层、共形金属势垒和原子级界面如今在决定功率效率、信号完整性和长期可靠性方面发挥着积极作用。随着人工智能加速器尺寸和复杂性的不断增加，这些薄膜必须在更高的纵横比、更小的间距、更高的温度和更苛刻的集成步骤下才能正常工作。

ASM International首席执行官Hichem M'Saad表示：“二维尺寸微缩已逼近极限，因此器件正在向三维方向发展。一旦走上这条路径，唯有依靠新材料才能实现性能跃升。”

这一趋势带来了架构层面的转变，使材料工程成为推动半导体技术进步的核心。栅介质层、刻蚀终止层、衬层、成核膜与封装材料，不再被视为被动的单元工艺环节，而是直接影响器件性能、互联表现与系统整体特性。想要实现高性能，越来越依赖能够单原子层级精准控制材料沉积的技术。

原子层沉积

原子层沉积（ALD）已成为应对这些挑战不可或缺的关键技术，尤其在前道工艺中。ALD 并非新技术，但随着器件尺寸逼近原子量级，薄膜中的原子数量本身成为限制因素，其重要性急剧提升。高 κ 栅介质、侧墙、衬层、成核层与功函数材料，均受益于 ALD 所具备的埃级厚度控制能力。在后道互联（BEOL）中，ALD 也被用于制备扩散阻挡层、覆盖层与刻蚀终止膜，这些结构的深宽比已超出传统物理气相沉积（PVD）或等离子体增强化学气相沉积（PECVD）的能力范围。

与传统的直线式沉积不同，ALD 依靠连续的表面反应，可在深窄结构中实现每一层原子的均匀成膜。这种高精度为全新化合物与纳米叠层的定制化开发打开了大门，可根据特定电学、力学或热学性能需求进行精准设计。在实际应用中，正是依靠 ALD，晶圆代工厂才能制备出用其他方法根本无法实现的介质膜与阻挡层薄膜。

新思科技（Synopsys）的研究员Victor Moroz表示：“原子层沉积（ALD）正变得必不可少，尤其是在环绕栅极（GAA）技术中。 你要一次一个原子地构建结构，观察表面反应以及下一个原子如何附着。还要通过化学调控，让弯折位点更具吸附活性，从而实现单原子层逐层生长。”

对于这类结构而言，均匀性远不只是工艺便利，而是基础前提。ALD 薄膜厚度哪怕出现微小波动，都可能改变静电控制效果，或产生漏电路径，这种影响会在数十亿个晶体管中不断累积。

泛林集团（Lam Research）半导体解决方案事业部董事总经理Joseph Ervin表示：“这些结构正变得极为复杂。 三维几何形态对薄膜的保形性提出了极高挑战。当然可以直接流片测试，但需要大量迭代周期。我们通过仿真来探索这一过程，例如薄膜在整个结构上如何沉积、物质在表面如何扩散，以此缩短设计周期，更快找到解决方案。”

一个三维模型，展示了一个带有间隙的蓝色结构，间隙中填充着代表粒子的红色球体。

图 1：原子层沉积模拟。来源：Lam Research

“在晶体管层面，共形性至关重要，”Moroz道。“相邻沟道之间只有大约10到11纳米的空间，你必须从两侧共形地沉积介质层。这每侧大约需要2.5纳米，所以只剩下5到6纳米的空间用于金属沉积。你必须先沉积介质层，然后再在这狭小的空间内沉积金属。”

Moroz道：“在晶体管层面，共形性至关重要。 相邻沟道之间的间距仅约 10～11 纳米，必须在两侧都共形地沉积介质层。每侧大约要沉积 2.5 纳米，这样留给金属的空间就只剩 5～6 纳米。必须先在这个极小的空间内沉积介质层，再填充金属。”

为实现这种精度，其他沉积技术也在不断演进，成为互补方案。Von Ardenne半导体与精密光学副总裁Michael Schneider表示：“我们可以称之为溅射外延生长。载片盘每旋转一周，薄膜厚度就增加约一个单原子层，也就是 0.1 纳米左右。这实现了对膜厚极高精度的控制。”

溅射外延并不会取代保形结构所需的 ALD 技术，但在需要大面积均匀应力与膜厚控制的平面层或对称层中，它提供了另一种可行方案。这反映出当下多种薄膜技术正协同优化，以在不同几何结构中实现原子级均匀性。

为了达到如此高的精度，其他沉积技术正在发展成为互补的解决方案。“我们可以称之为溅射外延生长，”冯·阿登公司半导体和精密光学副总裁迈克尔·施耐德说道，“圆盘每旋转一周，薄膜厚度就会增加大约一个单层，也就是大约0.1纳米。这可以极其精确地控制薄膜的厚度。”

溅射外延并不能取代原子层沉积（ALD）用于制备共形结构，但它为需要在大面积范围内实现均匀应力和厚度控制的平面或对称层提供了一种替代方案。这体现了多种薄膜制备方法如何相互融合，以实现不同几何形状的原子级均匀性。

原子层沉积（ALD）表面化学

原子层沉积（ALD）最核心的特征，是其自限制表面化学反应。通过交替通入前驱体脉冲，薄膜以单原子层为单位逐层生长。每一次脉冲都会与表面活性位点充分反应直至位点完全饱和，即便在高深宽比、极窄结构中，也能实现高度均匀的沉积。

M'Saad表示：“如今，新材料正越来越成为推动摩尔定律延续的核心动力。而沉积新材料的最佳工艺就是原子层沉积（ALD），因为它的自限制特性，让我们能够不断创新，开发出全新材料。”

图示原子层沉积 (ALD) 工艺：前驱体和氧化剂脉冲、吹扫步骤和副产物去除。

图 2：ALD 工艺流程图。来源：ASM

这种反应机制非常适合极端复杂的微结构，但也带来了独特的工程挑战。化学反应必须优先实现完整的表面覆盖，同时避免不可控的成核现象。轻微的污染或不理想的反应动力学，都可能导致薄膜不连续，且这种缺陷会随每一个循环不断放大。

Moroz表示：“在如此薄的厚度下，结晶反而会成为一种不利因素。晶界会成为扩散通道和漏电通路。这也是大多数高 κ 介质都保持非晶态的原因。一旦出现晶区，就会形成多晶晶界，这些晶界会成为问题源头 —— 污染物会在此聚集，引发漏电和阈值电压漂移。”

因此，许多先进介质材料都被有意设计为保持非晶态。随着材料体系不断扩展，原子级建模对于预测表面反应与局部键合环境如何影响薄膜生长变得至关重要。

Synopsys产品营销总监Marc Swinnen表示：“下一步是将这些原子级模型与更大尺度的系统级仿真耦合起来。当沉积动力学可以直接与电学、热学仿真关联时，就能在材料、工艺与性能之间形成闭环。”

Lam公司的Ervin补充道：“实验能够采样的范围终究有限，而虚拟仿真可以探索大得多的设计空间，机器学习则让这种探索效率大幅提升。我们能获得更多预测结果，更快地找到解决方案。”

材料复杂度不断提升

随着 AI 加速器复杂度持续提升，器件架构进入 纳米片（Nanosheet）与叉状片（Forksheet）时代，前道工艺（FEOL）与后道工艺（BEOL）堆叠结构中使用的材料种类大幅增加。高 κ 氧化物、金属栅极、多层氮化物侧墙、覆盖层、刻蚀终止层、低 κ 层间介质（ILD）、超低 κ 介质，以及特种金属阻挡层等，都需要不同的等离子体条件与前驱体化学工艺。

随着人工智能加速器日益复杂，器件架构向纳米片和叉状片层发展，前端工艺（FEOL）和后端工艺（BEOL）堆叠中使用的材料种类也成倍增加。高介电常数氧化物、金属栅极、多层氮化物间隔层、盖层、刻蚀停止层、低介电常数层间层（ILD）、超低介电常数介质以及特殊金属阻挡层，都需要不同的等离子体条件和前驱体化学成分。

M'Saad表示：“1976 年 ASM 在凤凰城成立之初，半导体领域用到的元素屈指可数，且没有一种是通过 ALD 沉积的。而如今，元素周期表中约75%～80% 的元素都已应用于半导体领域，并且通过 ALD 来沉积。随着我们对 ALD 理解的加深，以及更多研发资金的投入，我们正在开发全新的薄膜与设备，实现前所未有的精准控制。”

材料体系的丰富带来了更多选择，但也增加了集成风险。层间界面可能出现互混、扩散或偶极子形成，进而改变电学特性。有些层仅在工艺过程中短暂存在，随后便通过刻蚀或混合反应消失。这些挑战使得早期协同与设计阶段的配合变得至关重要。

Brewer Science高级应用工程师Amit Kumar表示：“关键在于在选材初期就与各方协作，赋予材料所需的化学与物理性能。等到大部分堆叠结构特性已经定型后再去修改材料，远比从头构建材料堆叠体系要困难得多。”

在实际应用中，这意味着材料供应商必须与设备厂商、设计团队紧密配合，提前预判每一层薄膜在连续工艺步骤中的表现。过去可以在研发后期修补的集成问题，如今必须在概念阶段就通过建模、仿真进行预判或补偿。设备厂商开始向上游开放更多工艺数据，材料企业则调整化学配方，以适配刻蚀、沉积、封装等全流程环境。

Kumar补充道：“与供应链合作，共同解决材料需求，并围绕应用设计材料功能，有助于应对复杂性。将设计工具作为开发材料解决方案的指导原则，是提高可行性的另一种方法。”

应力与保形性的平衡

向更薄、更复杂堆叠结构的转变，带来了机械稳定性与薄膜应力方面的新挑战。即使是相对较低的应力，也可能导致结构畸变、关键尺寸偏移，或影响后续键合工艺。随着介质层不断变薄、材料种类愈发多样，内应力已与薄膜成分及沉积方式密不可分。

Schneider表示：“沉积材料时，必然会引入薄膜应力，进而造成基板翘曲。可以通过调整特定工艺参数，或在溅射工艺中采用不同功率配置来将其降至最低。另一种策略是在基板背面同步镀膜以补偿应力，实现几何平衡并减少形变。”

溅射具有定向能量传递的特性，使工程师能够通过等离子体功率、气体压力和基板偏压来调控本征应力。通过控制这些参数，可以将薄膜调整为压应力或拉应力特性，这对防止大尺寸晶圆或多层堆叠结构弯曲至关重要。在重布线层（RDL）或晶圆级封装覆盖层等应用中，应力平衡方式会直接影响良率与后续对准精度。

这类薄膜应力补偿策略正成为工艺集成中至关重要的一环。部分原子层沉积（ALD）与化学气相沉积（CVD）系统现已集成动态等离子体控制或双面加工技术，用以在长时间沉积过程中平衡机械载荷。工程师还通过温度梯度升温与前驱体分段投料来调控薄膜致密化速率，避免在层间界面产生残余应力。

Ervin表示：“我们正在仿真这些薄膜的应力累积过程，以及其在器件结构层面产生的影响。当你试图制备埃级精度的结构时，哪怕1 纳米的偏差都至关重要。因此，我们正以极高精度研究这些效应，从而判断应力可能在哪些位置引发问题。”

应力与保形性之间的权衡，已成为先进封装与晶体管制造中的核心挑战之一。ALD 能提供无可比拟的均匀性，但其较慢的生长速率与高薄膜密度，若缺乏适当的应力释放，会形成脆性层。相比之下，等离子体增强化学气相沉积（PECVD）与溅射技术具有更高产能与更灵活的薄膜可调性，却难以在极端深宽比结构中保持成分均匀。

Von Ardenne公司光伏技术销售总监Daniel Radach补充道：“除了设备本身的开发，更大的挑战在于工艺的精细调控，以及对沉积过程中发生变化的精确测量。我们通过原位实时监测来判断何时停止沉积、何时切换材料。随着器件尺寸不断缩小，这种精度水平变得愈发重要。”

随着薄膜层数不断增加、工艺容差窗口持续收窄，工艺工程师正越来越依赖实时监测、闭环控制与数字孪生仿真，在更大尺寸的晶圆表面实现所需的原子级精度。

精度与工艺控制

当沉积工艺逼近原子级极限时，精度取决于每一步反应能否被精确测量、重复与校正。自限制反应赋予 ALD 固有的稳定性，但随着循环次数攀升至数千次，即便温度、压力或前驱体流量出现微小波动，也会在整片晶圆上产生可观测的均匀性偏差。

Moroz表示：“晶圆代工厂会严格把控保形性，因为它易于测量；而成分均匀性更难测量与管控。你无法保证无法测量的东西，因此更容易测量的指标会更快被做到极致。”

行业的应对方式是将传感器更深地嵌入工艺环节。先进反应腔现已可实时监测晶圆上多个点位的温度、等离子体基团浓度、气体流速与腔室压力梯度。这些信号越来越多地被输入机器学习控制系统，在偏差演变为良率损失前，就能提前检测到细微的趋势漂移。

Swinnen表示：“设备状态随时间发生变化是有物理根源的。在数字孪生工作中，我们试图实时捕捉实际发生的效应。我们从设备和实验中获取反馈，再将这些信息回灌到仿真模型中。”

仿真进一步强化了这类控制。借助多尺度模型，工艺工程师可以将原子级表面反应与宏观薄膜生长速率关联起来，并预测腔室动态会如何改变晶圆边缘与中心的沉积差异。

界面、可靠性与堆叠集成

随着介质堆叠层变得更薄、更复杂，决定器件可靠性的不再是体相薄膜，而是界面。每一个界面都可能存在晶格间距、电荷分布和热膨胀系数的失配，进而导致分层、腐蚀或随时间发生的介质击穿。

M’Saad表示：“ALD 薄膜非常薄，因此必须控制好界面。当沉积的 ALD 薄膜薄至 5 埃时，界面就成了关键。我们会在沉积前对表面进行预处理与清洗，确保良好的附着力，并将缺陷降至最低。”

ALD 逐层精准沉积的特性，让工程师可以对这些界面进行精细化设计。通过镧或氧化铝等偶极层，能够精细调节介质与沟道材料之间的能带对齐，在不改变结构几何尺寸的前提下调整晶体管阈值电压。

M’Saad补充道：“能够精确控制每一个沉积单原子层，意味着你可以真正对表面进行工程化设计。”

表面预处理仍是最精细的环节之一。天然氧化层、碳残留或微量卤素杂质，都可能破坏 ALD 的自限制反应，产生针孔或覆盖不完整。设备厂商为此推出了等离子体清洗与真空传输模块，在各工艺步骤之间维持表面状态稳定。

Brewer Science的高级技术专家Douglas Guerrero表示：“当把材料不断减薄时，它原本的体相特性会完全消失。我们现在研究的薄膜已经只有几个分子层的厚度，这让性能维持变得极具挑战性。”

这些分子级厚度的薄膜，其行为更接近膜状物而非传统固体。它们的热膨胀系数、机械模量和化学反应性，与同材料的体相状态截然不同。因此，刻蚀、平坦化、封装等后续工艺，如今必须与薄膜堆叠结构协同设计，而不是简单视为沉积后的独立步骤。

由于每一层都会引入独特的机械与化学相互作用，长期可靠性取决于整个堆叠结构在热循环与化学循环中的整体演变。低 k 聚合物、致密 ALD 阻挡层与 CVD 氧化物在加热时的膨胀速率各不相同，若不仔细平衡附着力与模量，反复应力会导致层间剥离。

混合介质策略

当前多功能堆叠结构的各项需求，没有任何一种单一沉积技术能够完全满足。逻辑芯片、存储芯片与先进封装领域的共同趋势是混合介质集成—— 利用 ALD 制备保形籽晶层，同时借助 CVD或 PECVD实现厚度提升与机械增强。

ALD 与其他薄膜技术的互补特性正被更有意识地加以利用。Von Ardenne公司的Schneider表示：“对于通孔内的保形镀膜，磁控溅射难度较大，因为它属于定向性更强的工艺。在需要极薄且高保形镀膜的场景下，我认为我们无法完全取代 ALD，但可以作为其补充技术。”

Von Ardenne的溅射外延生长方案，通过精准的旋转控制实现近单原子层级的均匀性。随着行业追求 “不牺牲精度前提下提升产能”，这类溅射系统的重要性日益凸显。对于扩散阻挡层、导电覆盖层等平面层，它们能以 ALD 无法企及的速度，实现亚纳米级精度的沉积。同时，混合堆叠结构结合了 ALD 的保形优势，以及溅射技术带来的致密微观结构与可调机械应力。

结论

随着半导体制造不断突破新的物理极限与架构边界，薄膜介质已成为决定器件性能与可靠性的核心。如今，器件的工作特性不仅取决于晶体管自身的几何结构，同样依赖于介质堆叠结构的原子级精度。异质集成、高密度互连网络以及千瓦级AI加速器的持续发展，对薄膜的均匀性、保形性和界面稳定性提出了前所未有的要求。​

原子层沉积（ALD）处于这一变革的核心位置。其自限制反应、表面选择性化学特性，以及在极端深宽比结构上的成膜能力，使其成为环绕栅极（GAA）晶体管、金属栅堆叠、内部侧墙和先进阻挡层不可或缺的关键技术。但正是这些赋予ALD强大优势的特性，也使其对污染、前驱体纯度、反应腔稳定性以及腔室材料完整性极为敏感。当薄膜厚度逼近物理极限时，每一个原子的作用都变得至关重要。​

等离子体增强化学气相沉积（PECVD）、化学气相沉积（CVD）和溅射工艺仍发挥着不可或缺的作用，尤其是在低κ与超低κ介质集成领域——这些场景中，机械稳定性和产能依然是关键指标。但这些技术正越来越依赖ALD层实现成核、致密化或保护功能，这体现了行业向混合介质策略发展的广泛趋势：为实现单一功能目标，整合多种薄膜技术协同作用。​

半导体微缩的下一阶段，将由对器件周边材料的精准工程化设计定义，而非仅仅追求更小的器件尺寸。ALD及先进介质工艺为这一转型提供了所需的精度，但同时也要求供应链各环节实现前所未有的协同配合。随着AI算力负载的增长和器件架构的多样化，介质薄膜将持续决定其承载系统的速度、稳定性与效率。​

半导体的进步通常被描述为晶体管不断缩小的历程。而如今，它正日益成为一段关于晶体管之间材料的演进故事。

原文：Every Atom Now Counts In Advanced Chip Manufacturing https://semiengineering.com/every-atom-now-counts-in-advanced-chip-manufacturing/