CMOS 2.0 革命

通用架构和持续的微型化一直是CMOS成功的关键。然而，随着越来越多的架构和应用对计算需求的爆炸式增长，CMOS正面临着前所未有的缩放和成本挑战。这要求我们重新构想现有的范式。

CMOS技术通过平衡性能、能效和成本，彻底改变了电子产业。系统级芯片（SoC）范式使得一种通用方法能够驱动日益复杂的系统，将越来越多的晶体管集成到单个芯片上。这也实现了大批量、低成本的生产，推动了电子产品的可负担性，正如已故的戈登·摩尔半个世纪前所预测的那样。

摩尔定律表示，半导体芯片上的晶体管数量每两年将翻一番，这一趋势将推动越来越强大和高效的电子设备的发展。简而言之，通过使事物变得更小，我们可以使其变得更好。

对小型化和通用设计的极大关注是 CMOS 在过去几十年中取得巨大成功的核心，但如今已接近其物理极限。

CMOS 缩放遇到多个障碍

尽管SoC方法提供了最大的能效，但它也促使系统架构师在CMOS平台上积累了一大堆复杂的功能。2000年代诞生的多核架构优化导致了计算引擎的多样性大幅增加，从最初的CPU到GPU的分割，到不同功耗优化的处理器，再到不同类型的加速器。SoC内部的存储器子系统也多年来经历了广泛的多样化，导致了复杂的层次结构和各种访问机制。

这种持续优化背后的驱动力是需要根据其必须执行的任务类型或工作负载来优化计算系统，每个任务或工作负载都高度特定于目标应用程序。值得注意的是，这种演变甚至可以在单一技术平台内实现，而且就目前情况而言，有几个重要的障碍阻碍了其进一步发展：

我们见证了芯片间电气互联的巨大进步，这得益于微凸点间距的缩小和混合键合技术的推动，从而实现了SoC功能的细粒度划分。基于硅光子学的光学互联和3D互联技术的进展实现了共封装，在更短的长度尺度上提供了高带宽、低功耗的光学连接。这引发了一个问题，即SoC方法是否仍保持着其原有的能效优势。将SoC分割成多个芯片可能在成本和性能优化方面带来巨大好处。

由于应用的多样性，需要采用先进技术来推动计算性能边界的扩展，这使得CMOS作为通用平台所能提供的性能达到了极限。设计师现在需要绕过单一平台的约束，这有时会导致巨大的效率损失。

在CMOS平台上实现全面缩放解决方案变得越来越困难。例如，2纳米纳米片技术将使得传统的厚氧化物输入输出（IO）电路移出SoC。静态随机存取存储器（SRAM）的缩放程度并不如逻辑电路那么多，而且SoC中的电源需要通过背面互联网络进行分配，因为前端互联电阻会变得过高而无法承受。

由于晶体管RC寄生效应的增长速度快于驱动能力，CMOS的节点间性能提升也显著下降。与此同时，由于设计规则和工艺集成的复杂性，先进CMOS的设计和晶圆成本也显著增加。

从通用到“硬件盲盒”

在科技和产品需求不断变化的背景下，创新和组合确实可以带来令人惊喜的解决方案。例如，Apple M1 Ultra通过硅桥技术将两个芯片组合在一起，创造出了一款具有前所未有性能和功能的混合SoC。AMD则通过在原始处理器SoC上堆叠SRAM芯片来增加内存容量。在人工智能领域，像Cerebras的WSE-2和Nvidia的H100这样的大规模处理系统正推动着深度学习计算的边界。

这些例子都展示了技术发展如何根据特定应用空间的具体需求被推向极致。同时，新兴应用如增强现实、虚拟现实、6G无线和自动驾驶汽车等，对性能和功耗的极端要求也将进一步增加CMOS需要支持的实现方式的多样性。这将迫使CMOS在设计和制造过程中做出更多次优的妥协。

换句话说，我们目前正在见证CMOS作为通用技术曾经所扮演的强大角色的失败。如今，一个应用的成功与否将越来越取决于可用的CMOS技术能否满足其特定的边界条件。Sara Hooker将这种情况称为“硬件盲盒”，意味着硬件将决定哪些研究想法能够成功，哪些会失败。

协同优化系统和技术

当手里只有一把锤子时，很容易将所有问题都视为钉子。摆脱这种困境的唯一途径是扩展工具箱。换句话说，我们需要更加灵活多变的技术平台，因为不同系统的约束条件——如能量、成本、温度、功率密度、存储容量、速度等——大相径庭。以移动芯片组为例，其约束条件与高性能计算（HPC）或虚拟现实（VR）系统的约束条件截然不同。

因此，我们设想了一个全新的范式——CMOS 2.0，它基于系统技术协同优化（STCO）的理念。STCO要求系统设计师与技术团队紧密合作，共同确定最合适的选项，而不是依赖现成的缩放选项。同时，技术团队在开发下一代产品时，也需要了解特定的系统规格。由于应用、工作负载和系统约束的多样性，需要更广泛的技术选项。

这要求重新思考技术平台，使其能够满足多种系统和应用的需求。CMOS 2.0通过构建具有智能分区功能的定制芯片，将这些功能划分到多个3D堆叠层中，从而实现了这一目标。

▲CMOS 2.0在外观和操作体验上与传统的CMOS平台保持一致

与当今我们所见的异构系统不同，后者通过混合键合解决内存限制问题，通过主动中介层解决带宽约束问题，以及通过背面电源分配网络解决电源问题，CMOS 2.0采取了一种更为革命性的方法，将异构性引入SoC内部。它将在外观和操作体验上与经典CMOS平台保持一致，同时为系统优化提供更大的灵活性。在CMOS 2.0中，密集逻辑层将占据大部分成本，并且仍然需要进行缩放。然而，其他缩放约束现在已经被物理地转移到其他层。这种设计使得每一层都能够针对其特定的功能和约束进行优化，从而提高了整体性能和能效。

最好的融合

CMOS 2.0 将利用现有的和新的先进 2.5D 和 3D 互连技术，例如密集间距铜混合键合、电介质键合、小芯片集成、晶圆背面处理以及涉及异质层转移的顺序 3D 集成。它将允许 SoC 的高互连粒度以及封装内系统提供的高科技异构性，从根本上解除传统 CMOS 的限制。

CMOS 2.0 将使低电容、低驱动晶体管能够驱动短距离互联，同时利用单独层中的高驱动晶体管来驱动长距离互联。新的嵌入式存储器可以作为缓存层次结构中的单独层被引入。它还将实现极端的后端工艺（BEOL）间距图案化，以便在不受电源电压下降限制的情况下进行缩放。引入非硅设备（如二维材料）、新型嵌入式存储器（如MRAM）或沉积氧化物半导体将变得更加容易，因为它们不必满足通用CMOS规格。对于设计者来说，CMOS 2.0 平台将像传统CMOS一样易于使用，但拥有显著扩展和更多功能的工具箱。

尽管尺寸缩放不再是推动计算缩放的唯一答案，但CMOS 2.0 并不会消除对增加密度的需求。然而，缩放问题必须以更全面的方式来解决，因为答案将因应用而异。高密度逻辑将优化每瓦性能，而高驱动逻辑将保持关键路径中的带宽和性能。那些缩放效果不太好的设备，如密集逻辑型厚氧化物IO、电源开关、模拟或MIMCAPs，现在可以使用更具成本效益的技术节点在单独层中集成。移除SoC中所有必不可少但不可缩放的部分，也为一系列新型设备打开了大门。

革命已经开始

晶圆背面配电网络是我们进入CMOS 2.0新时代的迹象之一。所有主要的代工厂都已宣布，他们将转向集成芯片，这些芯片在晶圆背面配备电源分配系统，这对于实现高性能和节能的电子设备变得越来越重要。晶圆背面加工的可行性为集成诸如电源开关之类的设备、将全局时钟路由从前端迁移或添加新的系统功能等提供了机会。

可以说，这种范式转变提供了更复杂的技术现实。EDA 工具的发展速度有多快？分区的成本和复杂性是否会变得令人望而却步？CMOS 2.0 平台的热性能是否可控？只有时间会给出答案。引用德国哲学家和革命家弗里德里希·恩格斯的话：“没有人确切知道他正在创造的革命。” 与此同时，这也正是这些时代如此迷人的原因。探索这些未知领域需要整个半导体生态系统的密切合作和共同创新。受到威胁的不是摩尔定律本身，而是它所代表的促进经济增长、科学进步和可持续创新的能力。

原文：The CMOS 2.0 revolution | imec (imec-int.com)